Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.advisor | Raygoza Panduro, Juan José | |
| dc.contributor.advisor | Ortega Cisneros, Susana | |
| dc.contributor.author | Torres Cerna, Carlos Agustín | |
| dc.date.accessioned | 2019-12-24T02:33:19Z | - |
| dc.date.available | 2019-12-24T02:33:19Z | - |
| dc.date.issued | 2016-11-18 | |
| dc.identifier.uri | https://hdl.handle.net/20.500.12104/79976 | - |
| dc.identifier.uri | https://wdg.biblio.udg.mx | |
| dc.description.abstract | En este documento se presenta el desarrollo de una cama de pruebas para circuitos digitales, implementada en una plataforma reconfigurable FPGA con capacidad de reconfiguración dinámica. Este trabajo consta de tres elementos principales: una interfaz gráfica, un circuito digital, y una tarjeta de interfaz física. La interfaz gráfica está diseñada para proporcionar una facil configuración de la cama de pruebas. El circuito digital se encarga de generar los datos de prueba, recibir y analizar la respuesta del DUT, y generar el resultado de la prueba. La tarjeta de interfaz física actúa como puente entre el DUT y el circuito de la cama de pruebas. Se verificó su funcionamiento utilizando herramientas de simulación, y por último se validó realizando pruebas en tiempo real a un circuito digital. | |
| dc.description.tableofcontents | 1. Introducción 1 1.0.1. Equipo de Pruebas Automatizadas (ATE) . . . . . . . . . . . 1 1.0.2. Cama de pruebas en FPGA . . . . . . . . . . . . . . . . . . . 2 1.0.3. Reconfiguración dinámica parcial . . . . . . . . . . . . . . . . 3 1.1. Justificación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 1.2. Hipótesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 1.3. Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 1.3.1. Objetivos Generales . . . . . . . . . . . . . . . . . . . . . . . . 7 1.3.2. Objetivos Específicos . . . . . . . . . . . . . . . . . . . . . . . 7 1.4. Metodología . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 1.5. Contenido . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 2. Verificación de Circuitos Digitales 9 2.1. El proceso de diseño . . . . . . . . . . . . . . . . . . . . . . . . . . . 10 2.2. Verificación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 2.3. Plan de verificación . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 2.4. Ciclo de depuración . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 2.5. Verificación formal . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 2.6. Costo de los errores . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 2.7. Tareas de un Ingeniero de verificación . . . . . . . . . . . . . . . . . . 17 2.8. Probando el circuito . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 3. Herramientas de Verificación en Hardware Reconfigurable 21 viii ÍNDICE GENERAL 4. Diseño e implementación de la cama de pruebas 25 4.1. Interfaz Gráfica (GUI) . . . . . . . . . . . . . . . . . . . . . . . . . . 25 4.1.1. Modo manual . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 4.1.2. Modo Automático . . . . . . . . . . . . . . . . . . . . . . . . . 31 4.2. Diseño de la cama de pruebas . . . . . . . . . . . . . . . . . . . . . . 38 4.2.1. Generador de señales . . . . . . . . . . . . . . . . . . . . . . . 38 4.2.2. Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 4.3. Interfaz física . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 5. Reconfiguración Dinámica 61 5.1. Reconfiguración dinámica parcial con Xilinx y Vivado . . . . . . . . . 61 5.1.1. Síntesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 5.1.2. Implementación . . . . . . . . . . . . . . . . . . . . . . . . . . 64 5.1.3. Verificación . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 5.1.4. Bitstreams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 5.2. Memorias de datos de entrada y salida . . . . . . . . . . . . . . . . . 66 5.3. Generación de bitstream parciales . . . . . . . . . . . . . . . . . . . . 68 6. Pruebas y Resultados 71 6.1. Simulación Post-Implementación . . . . . . . . . . . . . . . . . . . . . 71 6.1.1. Generador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71 6.1.2. Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 6.1.3. Cama de pruebas . . . . . . . . . . . . . . . . . . . . . . . . . 81 6.2. Implementación en FPGA . . . . . . . . . . . . . . . . . . . . . . . . 84 6.3. Utilización de recursos en la FPGA . . . . . . . . . . . . . . . . . . . 92 6.4. Conclusiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94 6.5. Trabajo futuro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 6.6. Artículos publicados . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 A. Código verilog de la cama de pruebas 101 A.1. Módulo top de la cama de pruebas . . . . . . . . . . . . . . . . . . . 101 ÍNDICE GENERAL ix A.1.1. Módulo top_testbed . . . . . . . . . . . . . . . . . . . . . . . 101 A.1.2. Módulo clk_mngr . . . . . . . . . . . . . . . . . . . . . . . . . 103 A.1.3. Módulo clk_div . . . . . . . . . . . . . . . . . . . . . . . . . . 104 A.2. Generador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105 A.2.1. Módulo top_generador . . . . . . . . . . . . . . . . . . . . . . 105 A.2.2. Módulo mem . . . . . . . . . . . . . . . . . . . . . . . . . . . 106 A.2.3. Módulo generador . . . . . . . . . . . . . . . . . . . . . . . . . 108 A.3. Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112 A.3.1. Módulo top_monitor . . . . . . . . . . . . . . . . . . . . . . . 112 Bibliografía 124 | |
| dc.format | application/PDF | |
| dc.language.iso | spa | |
| dc.publisher | Biblioteca Digital wdg.biblio | |
| dc.publisher | Universidad de Guadalajara | |
| dc.rights.uri | https://www.riudg.udg.mx/info/politicas.jsp | |
| dc.subject | Circuitos | |
| dc.subject | Reconfigurables | |
| dc.subject | Fpga | |
| dc.title | Cama de Pruebas Dinámicamente Reconfigurable para Circuitos Digitales | |
| dc.type | Tesis de Maestria | |
| dc.rights.holder | Universidad de Guadalajara | |
| dc.rights.holder | Torres Cerna, Carlos Agustín | |
| dc.coverage | GUADALAJARA, JALISCO | |
| dc.type.conacyt | masterThesis | - |
| dc.degree.name | MAESTRIA EN CIENCIAS EN INGENIERIA ELECTRONICA Y COMPUTACION | - |
| dc.degree.department | CUCEI | - |
| dc.degree.grantor | Universidad de Guadalajara | - |
| dc.degree.creator | MAESTRO EN CIENCIAS EN INGENIERIA ELECTRONICA Y COMPUTACION | - |
| Appears in Collections: | CUCEI | |
Por respeto a los derechos de autor, esta tesis no puede publicarse ya que no contamos con la autorización explícita de su autor o se cuenta con un convenio de confidencialidad
Items in RIUdeG are protected by copyright, with all rights reserved, unless otherwise indicated.
Please use this identifier to cite or link to this item:
https://hdl.handle.net/20.500.12104/79976